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　　在此專題中、具有低跳動、寬鎖相範圍、短鎖相時間的延遲鎖相迴路電路為設計目標, 針對數位積體電路電路輸出入介面所產生的相位延遲及改良整個系統時間 的需求,而必須針對傳統的延遲鎖相迴路部分加以修改,使其能達到具有低跳動、寬鎖相範圍、 短鎖相時間的要求。全部線路以TSMC 0.6微米 1P3M CMOS 製程來實現,本晶片工作頻率約在33 MHz 左右,經測試其jitter 小於0.5ns。

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